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芯東西6月2日報道，本周二，在臺積電舉辦2021年技術(shù)論壇上，臺積電宣布4nm預(yù)計今年第3季開始試產(chǎn)，較先前規(guī)劃提早一季時間，3nm制程則將依計劃于2022年下半年量產(chǎn)。

這是臺積電連續(xù)第二年采用線上形式舉行技術(shù)論壇，分享先進(jìn)邏輯技術(shù)、特殊技術(shù)、3DFabric先進(jìn)封裝與芯片堆疊技術(shù)等方面的最新技術(shù)進(jìn)展。

會上，臺積電推出車用芯片新制程技術(shù)N5A，明年第3季量產(chǎn)，滿足更新且更強化的汽車應(yīng)用；此外，臺積電還公布支持新一代5G智能手機與WiFi 6/6e效能的N6RF制程，以及3DFabric系列技術(shù)的強化版。

一、4nm今年提前試產(chǎn)，3nm明年量產(chǎn)

先進(jìn)技術(shù)進(jìn)展方面，臺積電于2020年領(lǐng)先業(yè)界量產(chǎn)5nm技術(shù)，其良率提升速度較7nm技術(shù)更快。

臺積電5nm家族之中，與N5幾近相容設(shè)計法則的4nm加強版進(jìn)一步提升效能、功耗效率和晶體管密度。4nm N4加強版的開發(fā)進(jìn)度相當(dāng)順利，預(yù)計于2021年第三季度開始試產(chǎn)。

另外，臺積電首席執(zhí)行官魏哲家提到，下一代3nm制程技術(shù)正在按計劃進(jìn)行中，目標(biāo)是在2022年下半年在位于臺灣南科的Fab 18晶圓開始量產(chǎn)。

屆時，臺積電3nm N3技術(shù)將成為全球最先進(jìn)的邏輯技術(shù)，相較5nm技術(shù)，其速度提升15%，功耗降低30%，邏輯密度增加70%。

二、5nm最新成員：汽車專用制程明年見

臺積電還推出了5nm家族的最新成員——N5A制程，用以滿足汽車應(yīng)用對于運算能力日益增加的需求，例如支持AI駕駛輔助及數(shù)字座艙。

N5A將現(xiàn)今計算機使用的相同技術(shù)帶入汽車中，搭載N5的運算效能、功耗效率、邏輯密度，同時符合AEC-Q100 Grade 2嚴(yán)格的品質(zhì)與可靠性要求，以及其他汽車安全與品質(zhì)的標(biāo)準(zhǔn)，臺積電的汽車設(shè)計實現(xiàn)平臺也提供支持。

N5A預(yù)計于2022年第三季度問世。

不過考慮到現(xiàn)在汽車缺貨壓力大的主要是基于成熟制程的工藝，這種技術(shù)所生產(chǎn)的產(chǎn)品不太可能緩解目前汽車芯片短缺問題。

此外，臺積電首次發(fā)布N6RF制程，將先進(jìn)的N6邏輯制程所具備的功耗、效能、面積優(yōu)勢帶入到5G射頻（RF）與WiFi 6/6e解決方案。

三、臺積電美國5nm芯片工廠已經(jīng)動工

在當(dāng)前缺芯潮蔓延、全球晶圓產(chǎn)能供應(yīng)吃緊之際，臺積電先前宣布在美國亞利桑那州投資設(shè)立5nm廠的動向就格外引人矚目。

而根據(jù)魏哲家的說法，目前美國亞利桑那州5nm制程晶圓廠已經(jīng)開始動工興建，這座投資120億美元所興建的工廠將按照時間，在2024年進(jìn)行大規(guī)模量產(chǎn)。

為了支持先進(jìn)制程的發(fā)展與量產(chǎn)，臺積電2021年的資本支出將會達(dá)到300億美元，未來3年內(nèi)總計投資將達(dá)到1000億美元。

此前為重振美國半導(dǎo)體制造業(yè)，美國政府已提出540億美元的補貼，用以補助相關(guān)芯片從業(yè)者。

臺積電、英特爾、三星等具備先進(jìn)半導(dǎo)體制造技術(shù)的企業(yè)都相繼宣布將在美國投資設(shè)立晶圓廠，預(yù)計將積極爭取美國政府的相關(guān)資金補助。

路透社此前報道稱，臺積電計劃在亞利桑那州的10至15年內(nèi)建造多達(dá)6家工廠。

四、先進(jìn)封裝：聯(lián)手AMD研發(fā)全新3D小芯片技術(shù)

臺積電持續(xù)擴展由3D堆疊及先進(jìn)封裝技術(shù)組成的完備3DFabric系統(tǒng)整合解決方案。

針對高效能運算應(yīng)用，臺積電將于2021年提供更大的光罩尺寸來支持InFO_oS及CoWoS封裝解決方案，運用范圍更大的布局規(guī)劃來整合小芯片及高頻寬存儲體。

系統(tǒng)整合芯片之中芯片堆疊于晶圓之上（CoW）的版本預(yù)計今年完成N7對N7的驗證，并將于2022年在新的全自動化晶圓廠開始生產(chǎn)。

臺積電推出InFO_B解決方案，將強大的行動處理器整合于輕薄精巧的封裝之中，支持行動裝置制造廠商封裝時所需的動態(tài)隨機存取存儲體堆疊。

在本周舉行的臺北國際電腦展（COMPUTEX）上，AMD宣布的全新3D小芯片先進(jìn)封裝技術(shù)，即是與臺積電緊密合作開發(fā)出的。

據(jù)悉，該技術(shù)將AMD創(chuàng)新的小芯片架構(gòu)與3D堆疊結(jié)合，提供比2D小芯片高出超過200倍的互連密度，以及比現(xiàn)有3D封裝解決方案高出超過15倍的密度，且功耗低于現(xiàn)有的3D解決方案。

AMD與臺積電計劃今年底前開始生產(chǎn)運用3D小芯片技術(shù)的未來高階運算產(chǎn)品，以推動高效能運算的發(fā)展，顯著提升使用者體驗。

結(jié)語：先進(jìn)制程、小芯片技術(shù)成焦點

作為全球晶圓代工龍頭，臺積電在先進(jìn)技術(shù)方面的研發(fā)進(jìn)展，足以代表世界芯片制造技術(shù)的前沿趨勢。

5nm、3nm系列以及更先進(jìn)制程技術(shù)的優(yōu)化升級，仍將是頂尖芯片制造商們競逐的高地。與此同時，小芯片技術(shù)正成為推動高性能芯片持續(xù)提升算力的重要產(chǎn)業(yè)趨勢之一。