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來源：本文由半導(dǎo)體行業(yè)觀察翻譯自TSMC博客，文章作者臺(tái)積電全球營(yíng)銷主管Godfrey Cheng，謝謝。

我加入臺(tái)積電已近3個(gè)月了。和任何加入新公司的人一樣，我一直在吸取著大量的信息和數(shù)據(jù)。我最初挖掘的一個(gè)關(guān)鍵主題是摩爾定律，它的原來的理念是：集成器件或芯片中的晶體管數(shù)量大約每2年增加一倍。

在我看來，摩爾定律實(shí)際上是被誤稱為一種定律，因?yàn)楦鼫?zhǔn)確地說，我們可以將其看作是對(duì)半導(dǎo)體器件或芯片中晶體管數(shù)量的歷史觀察和未來預(yù)測(cè)的指導(dǎo)。這些觀察和預(yù)測(cè)在過去幾十年中基本上都是正確的。但在我們接近新的十年時(shí)，一些人似乎認(rèn)為摩爾定律已經(jīng)死了。

因?yàn)橛行┤藢⒛柖啥ㄎ粸樵谙嗤娣e下，芯片的性能每?jī)赡攴环?nbsp;多年來，特別是在CPU和GPU的開發(fā)中，這似乎是正確的。從20世紀(jì)70年代到2000年初，晶體管時(shí)鐘速度實(shí)現(xiàn)了從單兆赫到幾千兆赫的爆炸性增長(zhǎng)。然而，自2000年以來，計(jì)算性能大大提高，但這不是通過提高晶體管時(shí)鐘速度，而是通過硅架構(gòu)創(chuàng)新和計(jì)算工作負(fù)載的線程化或并行化。已經(jīng)開發(fā)了CPU和GPU的公司已經(jīng)通過進(jìn)一步的架構(gòu)創(chuàng)新和添加更多計(jì)算核心來響應(yīng)此軟件并行化。

通過上面的示例我們可以看到，由于單個(gè)晶體管時(shí)鐘速度，計(jì)算性能沒有提高，然而計(jì)算性能通過在計(jì)算時(shí)引入更多晶體管而得到改善。在同一區(qū)域放置更多晶體管的措施是什么？那當(dāng)然就是密度！所以說摩爾定律是與密度有關(guān)的！所謂密度的含義大約是給定二維區(qū)域中晶體管的數(shù)量。 我們?yōu)槭裁搓P(guān)心芯片面積？因?yàn)樾酒杀九c芯片面積成正比。摩爾在1965年發(fā)表的論文在圖1中清楚地表明，每個(gè)元件的制造成本與芯片上晶體管的總數(shù)之間存在關(guān)聯(lián)。 

讓我們來探討一下我們今天看到的一些計(jì)算問題，以及密度的改進(jìn)將如何繼續(xù)提高性能。 首先，讓我們討論房間里的大象。 有些人認(rèn)為摩爾定律已經(jīng)死了，因?yàn)樗麄冋J(rèn)為不再可能再繼續(xù)縮小晶體管。為了讓您更深入了解，我們來先看一下現(xiàn)代晶體管的規(guī)模。數(shù)字顯示，當(dāng)下典型的晶體管柵極長(zhǎng)約20納米，而水分子的直徑僅為2.75?；?.275納米！這樣您現(xiàn)在可以開始計(jì)算晶體管中的原子數(shù)。在這種規(guī)模下，許多因素限制了晶體管的制造，其中主要挑戰(zhàn)是在原子水平上控制材料。例如如何放置單個(gè)原子來制造晶體管？特別是在現(xiàn)代芯片上，你如放置這數(shù)十億個(gè)晶體管呢？如何以經(jīng)濟(jì)高效的方式構(gòu)建這些具有數(shù)十億個(gè)晶體管的芯片？這些問題會(huì)一直纏繞著芯片制造工程師。

為了解決這個(gè)問題，臺(tái)積電最近宣布了我們的N5P節(jié)點(diǎn)，這進(jìn)一步擴(kuò)大了我們?cè)贜5節(jié)點(diǎn)之外的領(lǐng)先地位，N5節(jié)點(diǎn)將具有世界上最高的晶體管密度并提供最快的性能。在接觸到我們的技術(shù)路線圖后，我可以放心地說臺(tái)積電在有多年的開拓和創(chuàng)新，我們將繼續(xù)縮小單個(gè)晶體管并繼續(xù)提高密度。隨著我們進(jìn)入新節(jié)點(diǎn)，您將在未來幾個(gè)月和幾年內(nèi)聽到更多來自我們的消息。

除了單個(gè)晶體管之外，我們還需要查看系統(tǒng)級(jí)密度。回顧并觀察CPU和GPU的經(jīng)典計(jì)算任務(wù)，現(xiàn)代芯片具有極快的晶體管時(shí)鐘速度，接近5千兆赫茲甚至更高。這些計(jì)算任務(wù)的核心挑戰(zhàn)實(shí)際上是保持CPU和GPU內(nèi)核的數(shù)據(jù)。雖然這通常是一個(gè)軟件挑戰(zhàn)，但現(xiàn)代架構(gòu)和線程方法已經(jīng)直接將性能瓶頸置于硬件層面。這讓我們終于看到了大數(shù)據(jù)分析和人工智能時(shí)代內(nèi)存緩存的局限性。

為了滿足現(xiàn)代快速CPU，GPU和專用AI處理器的需求，除了為要處理的內(nèi)核提供更高帶寬的數(shù)據(jù)外，提供物理上更靠近數(shù)據(jù)的內(nèi)存至關(guān)重要，因?yàn)檫@能解決高延遲的問題。這就是設(shè)備級(jí)密度所提供的。當(dāng)存儲(chǔ)器靠近邏輯核心并置時(shí)，系統(tǒng)可實(shí)現(xiàn)更低的延遲，更低的功耗和更高的整體性能。

你們中的一些人可能認(rèn)為這是系統(tǒng)級(jí)別的問題，而不是設(shè)備技術(shù)的內(nèi)在屬性。這在過去可能是嚴(yán)格正確的，但是在芯片的定義和系統(tǒng)的定義之間已經(jīng)變得模糊。該線將繼續(xù)變得更加模糊，并最終完全消除。我們現(xiàn)在已經(jīng)從設(shè)計(jì)技術(shù)協(xié)同優(yōu)化（DTCO）時(shí)代轉(zhuǎn)變?yōu)橄到y(tǒng)技術(shù)協(xié)同優(yōu)化（STCO）。

而今天的高級(jí)封裝也使內(nèi)存更接近邏輯核心。 通常，邏輯核心通過諸如DDR或GDDR之類的接口與獨(dú)立存儲(chǔ)器芯片通信，但隨著存儲(chǔ)器設(shè)備和邏輯核心之間的物理距離的增加，延遲問題越來越嚴(yán)重，進(jìn)而影響了性能。帶寬也受限于離散存儲(chǔ)器，因?yàn)樗鼈儍H提供有限的接口寬度。此外，分立邏輯和存儲(chǔ)器的功耗也決定了器件的整體性能，特別是在智能手機(jī)或物聯(lián)網(wǎng)設(shè)備等應(yīng)用中，因?yàn)樯⑸浞至⑵骷椛涞臒崮艿哪芰τ邢蕖?nbsp;其他如機(jī)器學(xué)習(xí)，包括培訓(xùn)和推理等應(yīng)用正在推動(dòng)功率，帶寬和延遲的邊界。 

人工智能（AI）通常被視為一種計(jì)算問題，但AI其實(shí)有兩個(gè)不同的方面：訓(xùn)練（機(jī)器學(xué)習(xí)）和推理。要使任何AI系統(tǒng)工作，必須首先訓(xùn)練神經(jīng)網(wǎng)絡(luò)。訓(xùn)練需要密集的計(jì)算操作，例如前饋（Feed-Forward ）和反向傳播（Back-Propagation），其中邏輯核心被送入大量數(shù)據(jù)。邏輯內(nèi)核的送入速度越快，學(xué)習(xí)速度就越快 ，為此帶寬在這里至關(guān)重要。因?yàn)橛?xùn)練神經(jīng)網(wǎng)絡(luò)的行為消耗了極大的能量，所以許多人擔(dān)心數(shù)據(jù)中心和人工智能訓(xùn)練帶來大量的能量損耗。而大部分能量實(shí)際上是由內(nèi)存和內(nèi)存接口消耗的。但通過用邏輯核心打包內(nèi)存，這樣就能減少來自內(nèi)存帶寬的消耗。 

AI 推理是經(jīng)過訓(xùn)練的神經(jīng)網(wǎng)絡(luò)在現(xiàn)實(shí)世界中的應(yīng)用，這是在Edge的計(jì)算。一旦您擁有經(jīng)過訓(xùn)練的神經(jīng)網(wǎng)絡(luò)，Edge設(shè)備就需要使用訓(xùn)練并在盡可能短的時(shí)間內(nèi)執(zhí)行其任務(wù)。需要改進(jìn)延遲的一個(gè)明顯示例是在自動(dòng)駕駛汽車中發(fā)現(xiàn)的圖像分類器神經(jīng)網(wǎng)絡(luò)。對(duì)于ADAS 2+汽車的乘客的操作和安全而言，具有低延遲和快速執(zhí)行神經(jīng)網(wǎng)絡(luò)以識(shí)別威脅是至關(guān)重要的。當(dāng)汽車以高速公路的速度行駛時(shí)，每毫秒都需要安全。因此，定位內(nèi)存關(guān)閉邊緣處理核心對(duì)于減少延遲至關(guān)重要。

TSMC現(xiàn)在已經(jīng)可以通過先進(jìn)的封裝技術(shù)將邏輯內(nèi)核與存儲(chǔ)器緊密集成。半導(dǎo)體和系統(tǒng)解決方案之間的界限也越來越模糊，因?yàn)樾碌南冗M(jìn)封裝技術(shù)是基于硅芯片的。臺(tái)積電率先采用先進(jìn)的封裝技術(shù)，使我們的客戶能夠提供基于硅的nterposer或基于扇出的chiplet集成完整的系統(tǒng)。

我們還擁有先進(jìn)的封裝技術(shù)，使我們能夠在集成到封裝模塊之前將芯片堆疊在晶圓上或在晶圓上堆疊晶圓。這些先進(jìn)的封裝技術(shù)使TSMC客戶能夠提供更高的密度和更高的性能。我們將繼續(xù)推動(dòng)先進(jìn)封裝技術(shù)的創(chuàng)新。

摩爾定律是關(guān)于增加密度。除了通過先進(jìn)封裝實(shí)現(xiàn)的系統(tǒng)級(jí)密度，TSMC將繼續(xù)在晶體管級(jí)別增加密度。TSMC有許多路徑可用于未來的晶體管密度改進(jìn)。一條可能的前進(jìn)道路是使用由二維材料而不是硅制成的晶體管作為通道 。

我們正在“研究”周期表，希望通過潛在某些些新材料，實(shí)現(xiàn)密度改進(jìn)的一個(gè)可能未來——那就是允許在我們稱為單片3D集成電路的東西中堆疊多層晶體管。您可以在AI Edge引擎頂部的GPU頂部添加CPU，其間有多層內(nèi)存。 摩爾定律并未死亡，因?yàn)槲覀冇性S多不同的途徑可以繼續(xù)增加密度。

*免責(zé)聲明：本文由作者原創(chuàng)。文章內(nèi)容系作者個(gè)人觀點(diǎn)，半導(dǎo)體行業(yè)觀察轉(zhuǎn)載僅為了傳達(dá)一種不同的觀點(diǎn)，不代表半導(dǎo)體行業(yè)觀察對(duì)該觀點(diǎn)贊同或支持，如果有任何異議，歡迎聯(lián)系半導(dǎo)體行業(yè)觀察。

今天是《半導(dǎo)體行業(yè)觀察》為您分享的第2038期內(nèi)容，歡迎關(guān)注。